Stratix EP1S80 DSP开发板数据手册中是否存在任何已知错误?-Altera-Intel社区-FPGA CPLD-ChipDebug

Stratix EP1S80 DSP开发板数据手册中是否存在任何已知错误?

表29的注释(1)和(2)不正确。以下是对这些说明的更正:

(1)引脚1连接到GND。引脚2和3没有连接。

(2)引脚1连接到5V。引脚5和7连接到3.3V。引脚3,15,17和19没有连接。引脚2,4,6,8,10,12,14,16,18和20接地。

在图8中,JP24的引脚6未连接到芯片上的引脚D31。它连接到引脚D30。

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