我是否可以在针对Cyclone III和IV器件的SoPC构建器中基于ALTMEMPHY的高性能存储器控制器中启用多个控制器时钟共享？

多个控制器时钟共享选项允许控制器在多个控制器之间共享静态PHY时钟，这些控制器在相同频率上运行并且必须共享相同的PLL参考时钟。

但是，如果您想在Cyclone®III和Cyclone IV器件系列上启用此功能，则存在限制。

1. 对于具有两个ALTMEMPHY实例的设计，仍将使用两个PLL。
   这在另一个解决方案中解释：
   解决方案rd01192010_17
2. 对于基于ALTMEMPHY的存储器控​​制器，PLL应在其完全补偿的专用输入引脚上馈电以降低抖动，这是PLL和时钟网络的时序模型假设之一。

   “PLL的参考输入时钟信号必须由位于PLL附近的专用时钟输入引脚驱动，或者由来自相邻PLL的时钟输出信号驱动。为了最大限度地减少输出时钟抖动，ALTMEMPHY PLL的参考输入时钟引脚不得使用全球或区域时钟网络通过核心布线。“

3. Cyclone III和Cyclone IV器件没有完全补偿的专用时钟输入，可以为两个PLL供电。
4. 
   这种PLL时钟网络仅适用于Arria®IIGX，Stratix®III，Stratix IV器件系列。

   Arria II GX
   – PLL_5和PLL_6的CLK [8..11]

   Stratix III，Stratix IV
   – PLL_L2和PLL_L3的CLK [0..3]
   – PLL_B1和PLL_B2的CLK [4..7]
   – PLL_R2和PLL_R3的CLK [8..11]
   – PLL_T1和PLL_T2的CLK [12..15]

由于这些原因，不应在Cyclone III和Cyclone IV器件系列上使用多个控制器时钟共享。

请考虑为Cyclone III和Cyclone IV器件上的每个存储器控制器分别提供时钟输入。