使用移出寄存器功能时,为什么不能在Stratix DSP模块中实现两个乘法累加器(MAC)模块?-Altera-Intel社区-FPGA CPLD-ChipDebug

使用移出寄存器功能时,为什么不能在Stratix DSP模块中实现两个乘法累加器(MAC)模块?

如果在Stratix®器件DSP模块中使用移出寄存器功能,则如果移出输出信号被驱动为常规布线而不是专用DSP模块布线,则底部乘法累加模块将无法使用。没有足够的输出来容纳移位输出信号和第二个乘法累加输出。
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