在用于PCIExpress®的Stratix®IVHard IP中，一些配置允许pld_clk由PLL驱动，而PLL又来自coreclkout_hip 。使用Stratix V Hard IP时不支持此实现。
解决/修复方法
对于Stratix V，将pld_clk连接到coreclkout_hip ，如Stratix V Hard IP for PCI Express用户指南的时钟信号部分的时钟信号硬IP实现表中所示。
在用于PCIExpress®的Stratix®IVHard IP中，一些配置允许pld_clk由PLL驱动，而PLL又来自coreclkout_hip 。使用Stratix V Hard IP时不支持此实现。
对于Stratix V，将pld_clk连接到coreclkout_hip ，如Stratix V Hard IP for PCI Express用户指南的时钟信号部分的时钟信号硬IP实现表中所示。
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