为什么Gen2 AN456 PCI Express高性能参考设计有设置时序违规?-Altera-Intel社区-FPGA CPLD-ChipDebug

为什么Gen2 AN456 PCI Express高性能参考设计有设置时序违规?

您可能会看到来自以下节点的时序违规(设置和恢复)。

* go_bit_r到* go_rcfg_r

* go_rcfg_rr到* ack_bit_r

这些路径应该是假的。

解决/修复方法

要解决此问题,请将以下约束添加到顶级.sdc文件:

set_false_path -from [get_registers * go_bit_r] -to [get_registers * go_rcfg_r]
set_false_path -from [get_registers * go_rcfg_rr] -to [get_registers * ack_bit_r]

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