用于PCI Express IP核的Arria V硬IP在链接培训期间传输不正确的TS1-Altera-Intel社区-FPGA CPLD-ChipDebug

用于PCI Express IP核的Arria V硬IP在链接培训期间传输不正确的TS1

用于PCI Express IP核的Arria V Hard IP可能会在链路训练期间发送损坏的TS1。发送损坏的TS1时,PCI Express IP核的Arria V硬核IP进入Polling.Config状态。但是,链接伙伴只能进入Polling.Active状态,导致链接培训失败。

解决/修复方法

此问题已在Quartus II软件的13.1版Update 1中修复。

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