ECC和CSR设计可能在仿真或硬件中失败-Altera-Intel社区-FPGA CPLD-ChipDebug

ECC和CSR设计可能在仿真或硬件中失败

使用高性能控制器II(HPC II)版本11.0创建的设计,以及启用错误检测和更正逻辑启用配置和状态寄存器接口选项时生成的设置可能会在仿真或硬件中失败。

解决/修复方法

此问题的解决方法如下:�

  1. 在编辑器中打开<design_name>/submodules/alt_mem_ddrx_csr.v文件。
  2. 在模块参数定义下进行以下更改:� change BL_BUST_WIDTH = 4 to BL_BUST_WIDTH = 5� change MEM_IF_CSR_COL_WIDTH = 4 to MEM_IF_CSR_COL_WIDTH = 5� change MEM_IF_CSR_BANK_WIDTH = 2 to MEM_IF_CSR_BANK_WIDTH = 3� change MEM_IF_CSR_CS_WIDTH = 2 to MEM_IF_CSR_CS_WIDTH = 3 3�
  3. 在大约第1040行,更改行: assign cfg_burst_length = csr_bl [BL_BUS_WIDTH - 1 : 0];� to assign cfg_burst_length = {{(BL_BUS_WIDTH - 4){1'b0}}, csr_bl};

此问题将在以后的版本中修复。

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