用于PCI Express Qsys的Stratix V硬IP示例设计显示收发器重配置控制器复位的连接不正确-Altera-Intel社区-FPGA CPLD-ChipDebug

用于PCI Express Qsys的Stratix V硬IP示例设计显示收发器重配置控制器复位的连接不正确

以下针对PCI Express IP内核的Stratix V Hard IP的Qsys示例设计显示了两个复位输出,驱动收发mgmt_rst_reset配置控制器mgmt_rst_reset端口的复位输入:Gen1 x4,Gen1 x8,Gen2 x1和Gen2 x4。

解决/修复方法

这个问题已在Quartus II软件的13.1版Update 1中得到修复。

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