严重警告：未满足DDR时序要求

当使用手动电路板偏斜延迟实现带有UniPHY的外部存储器接口时，可能会出现TimeQuest Timing Analyzer工具中的以下警告。

Critical Warning: DDR Timing requirements not met
Warning: Write Leveling tDQSS (Slow 900mV 0C Model)
Warning: Write Leveling tDSS/tDSH (Slow 900mV 0C Model)

tDQSS，tDSS和tDSH时序参数与写入均衡相关联，写入均衡是存储器件的JEDEC要求（每个器件的DQS和CK之间的关系）。该路径位于FPGA外部，无法通过TimeQuest Timing Analyzer工具进行全面分析。分析是通过report_ddr脚本中基于电路板偏斜延迟的计算完成的。