在Stratix V,Arria V和Cyclone V收发器器件上的多个收发器实例之间共享Tx PLL的典型规则是什么?-Altera-Intel社区-FPGA CPLD-ChipDebug

在Stratix V,Arria V和Cyclone V收发器器件上的多个收发器实例之间共享Tx PLL的典型规则是什么?

在Stratix®V,Arria®V和Cyclone®V收发器器件上的多个收发器实例之间共享Tx PLL的典型规则如下。

  • 用于共享Tx PLL的所有收发器实例必须具有公共refclk输入。
  • 用于共享Tx PLL的所有收发器实例必须具有共同的Tx PLL VCO(基本数据速率)频率。
  • 用于共享Tx PLL的所有收发器实例必须具有公共Tx PLL复位或断电输入。
  • 用于共享Tx PLL的所有收发器实例必须具有公共重配置控制器。
  • 对于也实现动态重配置的设计共享Tx PLL,需要为共享Tx PLL的每个收发器分配Quartus®IIXCVR_TX_PLL_RECONFIG_GROUP QSF。

不遵守上述要求可能会导致Quartus®IINo Fit错误。

有关详细信息,请参阅特定于器件的手册或PHY IP用户指南。

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