在不同的ClockLock™生成的时钟域上执行寄存器到寄存器传输时，如何避免时钟偏移？

只要遵循以下准则，您就可以在APEX ^™ 20K和APEX 20KE器件中的不同ClockLock生成的时钟域之间传输数据：

• 不同的时钟源自相同的源时钟。例如，您的设计可以从50 MHz输入时钟生成50和100 MHz时钟。
• 不同时钟由两个锁相环（PLL）产生，这两个锁相环由相同的时钟引脚提供，具有相同的ClockShift设置。
• 不同的时钟具有相同的ClockShift ^™设置。
• 如果两个时钟来自两个不同的PLL，并且两个寄存器通过本地线路通信，则至少一个逻辑单元（LE）必须位于两个寄存器之间的数据路径中。例如，如果源寄存器和目标寄存器位于相同或相邻的逻辑阵列块（LAB）中，并且寄存器之间没有逻辑，则应在数据路径中放置一个额外的LE。

在^Quartus®时序分析器可以执行必要的多时钟域分析，以确保这些电路适当的功能和定时。例如，它可以告诉您包含50和100 MHz域的电路在由50 MHz时钟驱动时是否能正常工作。