在VHDL Qsys系统中，Avalon-MM从模块的RapidIO IP核变化失败

如果在Qsys中生成RapidIO IP内核实例并指定输出语言VHDL，则RapidIO IP内核无法在Qsys系统中正确连接。

原因是单词或双字地址drbell_s_address ， mnt_s_address ， sys_mnt_s_address ，io_s_rd_address和io_s_wr_address 。在VHDL中，这些端口被定义为具有最低有效位为2或3而不是0的位范围.Qsys无法正确连接这些端口。

所有RapidIO IP内核变体都具有带sys_mnt_s_address信号的系统维护接口。其他信号可用，具体取决于您的IP核包含的模块。