Arria V收发器Native PHY IP内核宏功能中的TX PLL时钟端口标记错误-Altera-Intel社区-FPGA CPLD-ChipDebug

Arria V收发器Native PHY IP内核宏功能中的TX PLL时钟端口标记错误

如果您在MegaWizard插件管理器中创建Arria V收发器Native PHY IP核宏功能,并启用使用外部TX PLL选项将ext_pll_clk端口暴露给外部发送器(TX)锁相环(PLL),则ext_pll_clktx_pll_refclk端口出现在程序框图中,但只有ext_pll_clk端口用于IP内核。

解决/修复方法

没有解决方法。

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