此问题会影响DDR3产品。
由于非最终时序模型，地址和命令与CK时钟关系以及DQS与CK时钟关系可能无法对针对Arria V器件的四分之一速率DDR3设计进行时序模型检查。由此产生的设计可以证明在硬件上不健壮。
解决/修复方法
在硬件中证明不健全的设计的解决方法是向SDC文件添加以下时序约束：
set_clock_uncertainty -from [get_clocks ] -to [get_clocks ] -add -setup 0.400 set_clock_uncertainty -from [get_clocks ] -to [get_clocks ] -add -hold -0.400
额外的时序限制将使设计在更广泛的fitter种子上更加稳健;但是，时序分析仍将报告地址和命令与CK时钟和DQS与CK时钟关系故障的关系。额外的时序约束对所有的fitter种子都没有效果。
此问题将在以后的版本中修复。
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