由于Quartus®II10.0 SP1及更早版本中的限制,如果您的项目具有高时钟布线需求,您可能会看到这些时钟错误。使用多个存储器接口和高速串行接口(HSSI)通道(尤其是PMA Direct)的设计经常会出现这些错误。
要解决这些限制,请限制您的设计以更好地利用区域时钟资源。以下是一些限制您的设计的建议。
- 如果您的设计不使用LogicLock区域,或者LogicLock区域未与时钟区域边界对齐,则创建其他LogicLock区域并进一步限制逻辑可能有助于您的设计适应。请注意,寄存器打包是一种综合优化选项,可能会忽略LogicLock区域。如果发生这种情况,请通过Quartus II Assignment Editor禁用特定实例的寄存器打包。
- 某些外围功能可能会忽略LogicLock区域分配,并且全局促销过程可能无法正确检测何时发生这种情况。通过使用这些外围功能为I / O分配特定引脚,避免这种情况。这样做可确保全局促销流程使用正确的位置。
- 默认情况下,某些IPMegaCore®功能应用全局信号分配,其值为双区域时钟。如果将逻辑约束到区域时钟区域并将全局信号分配设置为区域而不是双区域,则可以减少时钟资源争用问题。
Quartus II软件10.1中安排了对时钟资源优化的改进,并为后续版本安排了其他改进。
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