问题155552：版本1.6
在引脚连接指南中，它指出“ 如果你使用-1或-2核心速度等级，你必须将核心VCC连接到0.9V”，但这只是部分正确，并将更新为“ 如果你正在使用-1或-2核心速度等级，您必须将核心VCC连接到0.9V， 如果您使用的是-2L核心速度等级，则必须将核心VCC连接到0.85V“。
问题80577：版本1.4
引脚连接指南版本1.4和之前的内容省略了如果使用任何PLL，则需要RREF精密校准电阻。这与任何收发器通道或专用REFCLK I / O的使用无关。
问题63751：版本1.3
DCLK未列为双用途引脚。配置模式为活动模式时，可以将DCLK配置为配置后的用户I / O引脚。
问题34856：版本1.2
VCCIO，VCCPGM和VCCPD出错。
第12,14,16和18页指出：“VCCPD必须大于或等于VCCPGM。”哪个不对。
Stratix V引脚连接指南将更正为： “VCCPD必须大于或等于VCCIO”。
解决/修复方法
已解决的问题：
问题376579：版本1.1
CLK [1:27] p / n名称，引脚类型，引脚问题描述和连接指南不正确，这些时钟引脚具有双重功能，可用作输出引脚。以下是将在本文档的未来版本中出现的更正：
引脚名称：CLK [0:27] p / n
引脚类型：I / O，时钟输入
引脚问题描述：专用高速时钟输入引脚，也可用于数据输入/输出。这些引脚支持差分输入OCT Rd，单端输入OCT Rt和单端输出OCT Rs。
连接指南：未使用的引脚可以连接到GND或保持未连接状态。如果未连接，请使用Quartus II软件可编程选项对这些引脚进行内部偏置。它们可以保留为输入三态，使能弱上拉电阻，或者作为输出驱动GND。
问题369370，版本1.1
Stratix®V引脚连接指南为PORSEL提供了错误的信息。在Stratix V器件中，没有PORSEL引脚，MSEL引脚设置会考虑选择POR。有关POR延迟设置的更多信息，请参见第 9 章表9-4。Stratix V器件中的配置，设计安全和远程系统更新 （PDF） 。
问题367942 ，版本1.1
Stratix®V引脚连接指南提供有关电源共用要求的VCC，VCCHIP_ [L，R]和VCCHSSI_ [L，R]的错误信息，以及使用片上校准终端时RZQ _ [＃]引脚的连接[OCT ]。
使用VCCHIP_ [L，R]和VCCHSSI_ [L，R]时，它们必须与VCC共用同一个稳压器。 PCG的1.1版错误地说它们“可能”在以下位置共享相同的供应：
- VCC连接指南（第9页）
- VCCHIP_ [L，R]的连接指南（第11页）
- VCCHSSI_ [L，R]的连接指南（第11页）
- VCC注释，VCCHIP_ [L，R]和VCCHSSI_ [L，R]（第14页）
此外，在所有这些情况下，句子说“如果VCCHIP，VCCHSSI和VCC不共享相同的电源，那么VCC必须在VCCHIP和VCCHSSI上电之前完全加速”将被删除。
第9页上的RZQ _ [＃]的连接指南错误地指出“当使用OCT时，这些引脚通过240欧姆或100欧姆电阻连接到所需的VCCIO引脚，具体取决于所需的OCT阻抗。”
RZQ _ [＃]的连接指南应说明“当使用OCT通过240欧姆或100欧姆电阻将这些引脚连接到GND时，具体取决于所需的OCT阻抗。”
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