$错误（169026）：引脚oct_rzqin与I / O bank {bank}不兼容。它使用I / O标准SSTL-135，其VCCIO要求为1.35V。该要求与Bank的VCCIO设置或使用VCCIO 2.5V的Bank中的其他输出或双向引脚不兼容。-Altera-Intel社区-FPGA CPLD-ChipDebug$

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错误（169026）：引脚oct_rzqin与I / O bank {bank}不兼容。它使用I / O标准SSTL-135，其VCCIO要求为1.35V。该要求与Bank的VCCIO设置或使用VCCIO 2.5V的Bank中的其他输出或双向引脚不兼容。

等级-LV1-ChipDebug

6年前发布

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如果您尝试使用基于UniPHY的控制器IP实现DDR3L SDRAM接口，则可能会发生此错误。 DDR3L SDRAM接口采用SSTL-1.35VI / O标准，oct_rzq引脚也需要SSTL-1.35VI / O标准。

解决/修复方法

在项目QSF文件中手动进行以下分配：

set_instance_assignment -name IO_STANDARD“SSTL-135”-to oct_rzqin

FPGA-CPLD Intel/Altera SoCs 英特尔/阿尔特拉

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