如何判断Altera®器件时序模型的状态?-Altera-Intel社区-FPGA CPLD-ChipDebug

如何判断Altera®器件时序模型的状态?

时序模型可以具有初步或最终状态。在Quartus®II和MAX + PLUS®II工具问题的设计编译如果时序模型是初步的过程中的信息性消息。

初步状态意味着时序模型可能会发生变化。最初,使用仿真结果,过程数据和其他已知参数来选择定时数。这些测试用于使初步数尽可能接近实际时序参数。

最终时序数基于实际的器件操作和测试。这些数字反映了器件在系列数据手册中指定条件下的实际性能。

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