在Quartus II项目中启用这些引脚时,默认情况下Stratix V,Arria V和Cyclone V器件的部分重配置输出引脚是否配置为漏极开路?Altera_wiki6年前发布250 在Quartus®II12.1及更早版本的软件中,如果为Stratix®V,Arria®V或Cyclone®V器件启用部分重配置(PR)引脚,则输出将不会配置为漏极开路,并且它们将由他们居住的Bank的VCCIO供应。 解决/修复方法 未来版本的Quartus II软件将提供开漏功能作为这些引脚的选项。 相关解决方案 使用部分重配置时,由VCCPGM或VCCIO驱动的PR_DONE,PR_READY,PR_ERROR和PR_REQUEST引脚是什么? FPGA-CPLDIntel/AlteraSoCs英特尔/阿尔特拉
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