错误(11924):Bank VCCIO设置有冲突-Altera-Intel社区-FPGA CPLD-ChipDebug

错误(11924):Bank VCCIO设置有冲突

由于在Quartus®II软件版本13.1的一个问题,你会在Bank那里VCCIO小于2.5V分配差分输入或双向引脚时看到此错误消息。

完整错误消息的示例如下所示:

错误(11924):Bank \’8D \’具有冲突的VCCIO设置

解决/修复方法

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