Quartus II软件中的内部时钟交叉桥接FIFO深度可能导致设置时序违规-Altera-Intel社区-FPGA CPLD-ChipDebug

Quartus II软件中的内部时钟交叉桥接FIFO深度可能导致设置时序违规

如果深度太小,Quartus II软件不会推断内部时钟交叉桥FIFO缓冲器的嵌入式存储器,这可能导致设置时序违规。

解决/修复方法

使用实例分配强制推断FIFO缓冲区的嵌入式存储器。例如,使用

set_instance_assignment -name ALLOW_ANY_RAM_SIZE_FOR_RECOGNITION -to <design FIFO name>.

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