为什么Quartus II软件版本4.0允许在Stratix器件的CLK [1,3,4,5,6,7,8,10,12,13,14,15]输入引脚上进行弱上拉电阻分配,提供编译错误?Altera_wiki6年前发布80该帖子内容已隐藏,请评论后查看登录后继续评论登录注册FPGA-CPLDIntel/AlteraSoCs英特尔/阿尔特拉
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