即使选项关闭,Qsys也会生成Vid_Std信号-Altera-Intel社区-FPGA CPLD-ChipDebug

即使选项关闭,Qsys也会生成Vid_Std信号

即使您没有打开使用vid_std总线选项,Qsys也始终为时钟视频输入II IP内核生成vid_std信号。

vid_std信号进行采样并存储在IP内核的Standard寄存器中,以便进行软件控制。

解决/修复方法

如果您不需要此信号,请在Qsys系统的实例中断开输入。

此问题将在未来版本的Clocked Video Input II IP内核中修复。

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