为什么在Stratix V PCIe内核仿真期间rx_st_err信号继续驱动未知值(’X’)?Altera_wiki6年前发布390该帖子内容已隐藏,请评论后查看登录后继续评论登录注册FPGA-CPLDIntel/AlteraSoCs英特尔/阿尔特拉
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