pin_assignments.tcl包含Qsys系统中错误的引脚名称-Altera-Intel社区-FPGA CPLD-ChipDebug

pin_assignments.tcl包含Qsys系统中错误的引脚名称

对于使用Qsys生成的系统,< variation_name > _pin_assignments.tcl脚本不会分配正确的引脚名称。出现这种情况是因为生成< variation_name > _pin_assignments.tcl脚本时,在生成时尚未知道Qsys分配的实体名称。

此问题会影响所有配置。

您的设计无法仿真,也无法在硬件中运行。

解决/修复方法

生成IP内核后,编辑< variation_name > _pin_assignments.tcl脚本并更改set instance_name行以指定控制器实例的正确名称。

此问题将无法解决。

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