在v8.0中编辑变送器v7.2或更早版本时出错-Altera-Intel社区-FPGA CPLD-ChipDebug

在v8.0中编辑变送器v7.2或更早版本时出错

如果在v8.0或更高版本的MegaWizard插件中编辑v7.2或更早版本的64或128位发送器MegaCore变体,则PLL输入频率设置为1 MHz,这是不正确的。

此问题会影响64位和128位发送器。

没有设计影响。

解决/修复方法

要解决此问题,请按照下列步骤操作:

  1. 单击LVDS数据速率对话框。
  2. Enter键

PLL输入频率参数复位为正确的值 – 数据速率除以反序列化因子。

这个问题永远不会得到解决。

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