为DDR / DDR2高性能(HP)控制器生成VHDL文件时,为什么会看到Verilog文件?Altera_wiki6年前发布240该帖子内容已隐藏,请登录后查看登录后继续查看登录注册FPGA-CPLDIntel/AlteraSoCs英特尔/阿尔特拉
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