警告(*):忽略过滤器:sv_reconfig_pma_testbus_clk无法与时钟匹配-Altera-Intel论坛-FPGA CPLD-ChipDebug

警告(*):忽略过滤器:sv_reconfig_pma_testbus_clk无法与时钟匹配

由于Quartus®II12.0sp2及更早版本中的问题,如果您的设计具有多个Altera®收发器重配置控制器,您可能会在安装(布局布线和布线)期间看到此警告。

解决/修复方法

要解决此问题,请为每个收发器重新配置控制器忽略的“sv_reconfig_pma_testbus_clk”约束添加新的“create_generated_clock”约束。应将新约束添加到用户SDC文件中。以下是两个名为INST_AINST_B的重配置控制器的示例。

create_generated_clock -name sv_reconfig_pma_testbus_clk _A -source [get_pins -compatibility_mode -no_duplicates INST_A * | basic | s5 | reg_init [0] | clk] -divide_by 1 [get_registers INST_A * sv_xcvr_reconfig_basic:s5 | * alt_xcvr_arbiter:pif * | * grant *] _B – source [get_pins -compatibility_mode -no_duplicates INST_B * | basic | s5 | reg_init [0] | clk] -divide_by 1 [get_registers INST_B * sv_xcvr_reconfig_basic:s5 | * alt_xcvr_arbiter:pif * | * grant *]

此问题计划在Quartus II软件的未来版本中修复。

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