QuartusTM软件中是否存在仿真锁相环(PLL)LOCK引脚的问题?Altera_wiki6年前发布10 是。在Quartus Simulator中,如果PLL锁定后时钟停止翻转, LOCK引脚将保持高电平。 LOCK引脚应为低电平,以正确演示器件的行为。 这被固定在Quartus®II软件2.0版。 FPGA-CPLDIntel/AlteraSoCs英特尔/阿尔特拉
没有回复内容