在仿真Stratix V的自定义PHY IP时,使用串行环回模式时,CDR锁定信号可能不稳定Altera_wiki6年前发布70该帖子内容已隐藏,请登录后查看登录后继续查看登录注册FPGA-CPLDIntel/AlteraSoCs英特尔/阿尔特拉
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