使用UniPHY在DDR2和DDR3 SDRAM控制器中编译低于240MHz的DDR2设计时的Fitter错误Altera_wiki6年前发布260该帖子内容已隐藏,请登录后查看登录后继续查看登录注册FPGA-CPLDIntel/AlteraSoCs英特尔/阿尔特拉
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