仿真ACDS 13.1更新3设计时生成的VHDL错误“错误:未知正式标识符pll_slf_rst”和Verilog错误“错误:未解析的对pll_slf_rst的defparam引用”Altera_wiki6年前发布191该帖子内容已隐藏,请评论后查看登录后继续评论登录注册FPGA-CPLDIntel/AlteraSoCs英特尔/阿尔特拉