为什么在从内部用户逻辑而不是器件输入引脚获取TSE时钟后，在TimeQuest中看到与我的三速以太网（TSE）sdc文件相关的警告？

如果您的TSE时钟源自已存在create_clock或create_generated_clock分配的内部逻辑，则需要修改TSE sdc文件以删除这些时钟的时钟分配。

例如：

在TSE输入时钟“clk”由内部PLL而不是顶级时钟引脚馈送的情况下，您将在时序分析期间收到如下警告：

警告：tse_constraints.sdc（363）处的忽略过滤器：clk无法与端口匹配

**请注意，根据TSE核心的配置，行号可能会有所不同。

警告的原因是TSE sdc文件包含“clk”输入的create_clock分配，不再需要该命令，因为TSE内核的“clk”端口现在由已经受约束的PLL输出馈送。

要避免警告，只需注释掉create_clock约束，因为它不是必需的。

上述解决方案适用于从内部逻辑而不是顶级引脚馈送的任何TSE时钟。

计划在将来的三速以太网IP版本中解决此限制。