示例设计的仿真可能会失败或产生UniPHY外部存储器接口的警告-Altera-Intel社区-FPGA CPLD-ChipDebug

示例设计的仿真可能会失败或产生UniPHY外部存储器接口的警告

如果仿真脚本是从NativeLink生成的,则仿真的示例设计可能无法在VCS或NC Sim仿真器中编译或触发编译器警告。

解决/修复方法

以下变通办法适用于此问题:

  • 要在VCS中进行仿真,请将-debug_pp选项添加到由NativeLink生成的.vcs文件中。
  • 要在NC Sim或任何其他仿真器中进行仿真,请删除<variation_name>_example_design/simulation/� <variation_name>_example_sim/submodules/status_checker.sv文件。
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