将Stratix V Hard IP用于PCI Express时,为什么Slot Capability Register的No Command Completed Support(第18位)设置错误?-Altera-Intel社区-FPGA CPLD-ChipDebug

将Stratix V Hard IP用于PCI Express时,为什么Slot Capability Register的No Command Completed Support(第18位)设置错误?

由于PCI®Express的Stratix®VHard IP存在问题,因此该位设置不正确。

解决/修复方法

要解决此问题:

1.转到:

<您的Altera安装目录> \ <您的Quartus®II版本> \ ip \ altera \ altera_pcie \ altera_pcie_sv_hip_avst \ pcie_sv_parameters_common.tcl

2.替换:

add_parameter advanced_default_hwtcl_no_command_completed stringtrue

add_parameter advanced_default_hwtcl_no_command_completed stringfalse

3.删除:

set_parameter_value no_command_completed_hwtcl“ true

4.转到:

<您的Altera安装目录> \ <您的Quartus®II版本> \ ip \ altera \ altera_pcie \ altera_pcie_sv_hip_avst \ pcie_sv_parameters.tcl

5.修改该行

如果{== 1} {

set_parameter_value no_command_completed_hwtcl“true”

至:

如果{== 1} {

6.重新生成IP内核,重新编译设计并进行仿真。

计划在Quartus®II软件的未来版本中修复此问题。

请登录后发表评论

    没有回复内容