RapidIO II IP核I / O逻辑层从端口要求Avalon-MM主机在输入写突发的整个持续时间内连续断言ios_rd_wr_write信号。如果Avalon-MM主模块在将写入数据发送到RapidIO II IP内核时取消置位ios_rd_wr_write信号，则IP内核会错误地将输入数据分成RapidIO链路上的多个传输数据包。
解决/修复方法
此问题没有解决方法。您必须确保设计中与RapidIO II IP内核I / O逻辑层从端口通信的所有Avalon-MM主模块满足在RapidIO II的任何写突发的整个持续时间内连续断言ios_rd_wr_write信号的要求IP核心。
此问题已在RapidIO II IP内核的14.1版中得到修复。
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