具有最大通道数1失败编译的DisplayPort源设计

最大通道数设置为1的DisplayPort源设计将无法在Quartus II软件中进行编译。您将看到以下错误消息：

Error (10251): Verilog HDL error at bitec_dp_tx_skew.v(90): index -1 cannot fall outside the declared range [39:0] for dimension 1 of array "data_sr"

您只能在Quartus II软件编译期间看到此错误。您的设计将通过ModelSim仿真器编译。