错误（10253）：Verilog HDL模块实例化错误 .v（行＃）：无法详细说明实例数组，因为尚未分析实例化模块的声明

如果您的模块名称与实例名称匹配，则在使用Quartus®II软件版本6.1或7.0进行综合时可能会发生此错误。

例如，在以下名为tribuf64bit的模块中，有一个名为tribuf8bit的模块实例：

module tribuf64bit (output [63:0] out, input [63:0] in, input enable);

实例名称tribuf8bit与模块名称tribuf8bit相同。若要解决此问题，请将实例的名称更改为模块名称以外的名称。例如，更改实例名称，如下所示：

tribuf8bit inst_tribuf8bit [7：0]（out，in，enable）;

此问题计划在Quartus II软件的未来版本中修复。