警告:为PLL输出时钟指定的时钟周期必须大于或等于用于输出I / O.  。-Altera-Intel社区-FPGA CPLD-ChipDebug

警告:为PLL输出时钟指定的时钟周期必须大于或等于用于输出I / O.

如果您的设计使用经典时序分析器不支持的高级时钟方案,您可能会收到此警告消息。例如,如果使用三速以太网宏功能实现设计并在编译期间使用经典时序分析器,则会出现警告消息。

为了避免出现此警告消息,请在时序分析过程中使用TimeQuest Timing Analyzer。 Quartus®II10.0软件最后支持Classic Timing Analyzer。

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