为什么我在Quartus II 5.0及更高版本中使用DPA通道超过25行的Stratix II器件会出现拟合误差?Altera_wiki6年前发布90 Stratix®II器件中的DPA时钟树仅支持与PLL相邻的前25行中的通道 解决方案是确保DPA通道距离驱动它的PLL有25行。 FPGA-CPLDIntel/AlteraSoCs英特尔/阿尔特拉
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