在报告ALTDQ_DQS Megafunction的时序时,TimeQuest如何将DQS延迟链设置更改考虑在内?-Altera-Intel论坛-FPGA CPLD-ChipDebug

在报告ALTDQ_DQS Megafunction的时序时,TimeQuest如何将DQS延迟链设置更改考虑在内?

对于TimeQuest报告由于DQS延迟链设置的变化引起的相移变化,您还必须在Megawizard™Plug in Manager中更改ALTDQ_DQS的DQS相移设置。

例如,在Stratix®IV器件中,如果您的频率模式为1,您将获得30,60,90或120的相移选项;如果您选择“dqs_delay_chain中的阶段数”为3,您将获得90度相移,如果选择1,您将获得30度相移。如果您还将Megawizard Plug in Manager GUI的第二页上的“高级延迟链选项”下的“DQS相移”选项从3000更改为9000,则TimeQuest将仅显示此更改(3000给出30度相移,9000给出90度)。

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