当JESD204B IP内核无法满足Arria V GT和ST器件的设置时序时，我该怎么办？

要关闭计时，请使用以下设置：

• 优化模式：性能（高努力 – 增加运行时）
• 高级设置（Fitter）
• Fitter Effort：标准版
• 在布线期间执行时钟拓扑分析：打开
• 为性能执行组合逻辑的物理综合：开启
• 执行注册复制以获得性能：开启
• 执行注册重定时功能：开启
• Placement Effort Multiplier：4.0
• 布线器时序优化级别：最大值

如果仍存在计时故障，请执行以下操作：

• 在用户Synopsys设计约束（ .sdc ）文件中将链路时钟（IP内核时钟域）过度约束10-15％，并在TimeQuest中以目标频率关闭时序。例如，如果核心PLL生成187.5MHz链路时钟，则使用create_clock命令将187.5MHz核心PLL参考时钟（时钟名称为device_clk）约束为260MHz（12％）：

set current_exe == $ :: TimeQuestInfo（nameofexecutable）

if {==“quartus_fit”} {

create_clock -name device_clk -period 3.85 [get_ports device_clk]

} else {

create_clock -name device_clk -period 5.33 [get_ports device_clk]

}

• 使用Design Space Explorer II执行fitter种子清扫以确定最佳Fitter初始放置种子数。

在未来版本的Quartus II软件中，Arria V GT和ST器件的JESD204B IP内核的最高数据速率为7.50Gbps。