严重警告：PLL时钟输出 | wire_pll1_clk [0]馈送核心具有非法输出频率那必须小于

由于Quartus®II软件10.0,10.0 SP1,10.1和10.1 SP1中的问题，在使用外部PLL模式实现ALTLVDS_TX宏功能时，您可能会看到此严重警告。使用外部PLL模式时，需要在tx_in端口之前在RTL中添加寄存器，这些寄存器必须使用PLL输出作为时钟，该输出用作慢速“并行”或“coreclk”，等于数据速率除以序列化因子。

如果在使用 频率/ PLL设置上的参数选择tx_coreclock或tx_inclock作为寄存器’tx_in’输入端口的值后，在ALTLVDS_TX MegaWizard™插件管理器的“ 常规”页面上启用“ 使用外部PLL”选项，则会出现此问题页。由于Quartus II软件中的问题，ALTLVDS_TX变化文件可能写入不正确，因此PLL的高速时钟连接到寄存器。这可能违反器件的时钟网络Fmax。

要验证您的设计是否受此问题影响，请打开变体文件，然后搜索以下参数或通用：

• Verilog HDL（在defparam部分中）： ALTLVDS_TX_component.registered_input
• VHDL（在GENERIC MAP部分中）： registered_input

使用外部PLL模式时，正确的参数应为OFF 。该值可能未正确设置为TX_CORECLOCK或TX_INCLOCK 。

若要解决此问题，请按照下列步骤操作：

1. 使用MegaWizard Plug-In Manager打开ALTLVDS_TX varation
2. 在“ 常规”页面上，禁用“ 使用外部PLL ”选项
3. 在频率/ PLL设置页面上，禁用选项Register’tx_in’输入端口
4. 返回“ 常规”页面，然后重新启用“ 使用外部PLL ”选项
5. 单击“ 完成”，以便对变体文件进行这些更改

从Quartus II软件版本11.0开始修复此问题。