Avalon-ST接收和发送接口的时钟连接不正确-Altera-Intel社区-FPGA CPLD-ChipDebug

Avalon-ST接收和发送接口的时钟连接不正确

Avalon Streaming(Avalon-ST)接收源错误地连接到发送时钟,Avalon-ST发送接收器错误地连接到接收时钟。

但是,发送时钟连接接口的RTL端口对于Avalon-ST接收源是正确的,而接收时钟连接接口的RTL端口对于Avalon-ST发送接收器是正确的。

此问题会影响启用内部FIFO的所有MAC设计。

解决/修复方法

为Avalon-ST接收和发送接口应用相同的时钟源。

如果需要使用不同的时钟源,请将用于发送接口的时钟源连接到接收时钟连接,将用于接收接口的时钟源连接到发送时钟连接。

此问题已在三速以太网MegaCore功能的13.1版中得到修复。

请登录后发表评论

    没有回复内容