为什么在我的传输层的顶层可以看到信号arxwlevel,atxovf atxwlevel和buf_av0,1,2,3启用串行RapidIO核心?-Altera-Intel社区-FPGA CPLD-ChipDebug

为什么在我的传输层的顶层可以看到信号arxwlevel,atxovf atxwlevel和buf_av0,1,2,3启用串行RapidIO核心?

Serial RapidIO用户指南意味着信号arxwlevel,atxovf atxwlevel和buf_av0,1,2,3仅存在于物理层串行RapidIO实现中,这是不正确的。

这些信号始终存在,但时钟域会更改为仅包含物理层或包含传输层的IP实例。

仅实现物理层时,将使用以下时钟域:

  • arxwlevel – arxclk域名
  • atxovf – atxclk域名
  • atxwlevel – atxclk域名
  • buf_av0,1,2,3 – arxclk域名

当传输层也启用时,arxclk和atxclk将成为sysclk。

这将在Serial RapidIO用户指南的未来版本中阐明。

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