为什么输出数据在时钟的错误边缘计时?-Altera-Intel社区-FPGA CPLD-ChipDebug

为什么输出数据在时钟的错误边缘计时?

由于Quartus®II15.0及更早版本中的问题,您可能会看到IO输出寄存器的时钟输入不正确。

解决/修复方法

要解决此问题,可以使用内核寄存器作为输出寄存器和输出使能寄存器,也可以在反相时钟的上升沿为寄存器提供时钟。

计划在Quartus Prime软件的未来版本中修复此问题。

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