采用GXB收发器和收发器重配置控制器宏功能的Stratix V设计中的无约束时钟-Altera-Intel社区-FPGA CPLD-ChipDebug

采用GXB收发器和收发器重配置控制器宏功能的Stratix V设计中的无约束时钟

当您在包含GXB收发器模块和收发器重配置控制器宏功能的Stratix V设计上运行完整时序分析时,TimeQuest时序分析器会报告无约束时钟。时间报告显示以下内容:

alt_xcvr_arbiter:pif[0].pif_arb|grant[0] was determined to be a clk but was found wt/o an associated clock assignment

此问题会影响包含GXB收发器模块和收发器重配置控制器宏功能的Stratix V设计。

解决/修复方法

没有解决方法。这个问题将在未来版本的三速以太网MegaCore功能中修复。

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