CPRI IP内核RE变化中的收发器参考时钟错误-Altera-Intel社区-FPGA CPLD-ChipDebug

CPRI IP内核RE变化中的收发器参考时钟错误

在CPRI RE从器件中,收发器PLL参考时钟未正确连接。

此问题可防止RE从站在Arria V和Stratix V器件中成功完成链路协商。

解决/修复方法

要在针对Arria V或Stratix V器件的CPRI RE从属实例中修复此问题,必须在生成CPRI实例后编辑< project name > _002.v文件。在文本编辑器中,执行以下替换:

  • 在连接到Rx收发器( inst_rx_xcvr )时,将pll_ref_clk (inst_cpri_phy_pll_inclk_clk)替换为新文本pll_ref_clk (inst_cpri_phy_pll_ref_clk_clk)
  • 在连接到TX收发机( inst_tx_xcvr )取代pll_ref_clk (inst_cpri_phy_pll_ref_clk_clk)用新文本pll_ref_clk (inst_cpri_phy_pll_inclk_clk)

此问题已在CPRI MegaCore功能的12.1版中修复。

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