使用Quartus II软件为Stratix V GX，GS和GT器件实现绑定收发器通道时是否存在任何通道布局限制？

是的，使用Quartus®II软件为Stratix®VGX，GS和GT器件实现绑定收发器通道时存在通道布局限制。

逻辑通道0必须分配给配备中央时钟分频器的通道。在Stratix V收发器器件中，这是收发器组中的通道1或4，下面的示例以粗体显示。

如果使用ATX PLL作为Tx PLL，则必须将逻辑通道0置于：

• 通道1或通道4。
• 此要求将每个收发器组可能的绑定接口数限制为两个。

GXB_ [Tx，Rx] _ [L，R] [5,11,17,23] =逻辑通道5 GXB_ [Tx，Rx] _ [L，R] [4,10,16,22] =逻辑通道4 GXB_ [Tx，Rx] _ [L，R] [3,9,15,21] =逻辑通道3 GXB_ [Tx，Rx] _ [L，R] [1,7,13,19] =逻辑通道0 GXB_ [Tx，Rx] _ [L，R] [0,6,12,18] =逻辑通道1

如果使用CMU PLL作为Tx PLL，则必须将逻辑通道0置于：

• 如果通道4用作CMU，则收发器通道1
• 如果通道1用作CMU，则收发器通道4
• 此要求将每个收发器组可能的绑定接口数限制为一个。

GXB_ [Tx，Rx] _ [L，R] [5,11,17,23] =逻辑通道1 GXB_ [Tx，Rx] _ [L，R] [4,10,16,22] =逻辑通道0 GXB_ [Tx，Rx] _ [L，R] [3,9,15,21] =逻辑通道2 GXB_ [Tx，Rx] _ [L，R] [1,7,13,19] =用作CMU GXB_ [Tx，Rx] _ [L，R] [0,6,12,18] =未使用

如果不遵循逻辑通道0放置要求，将导致Quartus II软件错误类似于下面所示的错误。

错误：I / O tx_serial_data [0]的发送器通道对区域（210,21）到（210,21）的非法约束：区域中没有有效位置

信息：由于以下原因，Atom I / O pad tx_serial_data [0]被限制在PIN_AK4位置：用户位置约束（PIN_AK4）

错误：找不到用于启用绑定时钟线布线的I / O tx_serial_data [0]的发送器通道的位置

计划在Quartus II软件的未来版本中删除此限制。