为什么在使用OpenCL或DSP高级模块组的Arria 10 DSP模块中使用浮点加法器时,我会看到低限制fmax?-Altera-Intel社区-FPGA CPLD-ChipDebug

为什么在使用OpenCL或DSP高级模块组的Arria 10 DSP模块中使用浮点加法器时,我会看到低限制fmax?

此问题会影响针对Arria 10 DSP模块浮点模式的设计以及在DSP模块中实现浮点加法器的设计。完全流水线时加法器的规格是在450MHz以上工作。但是,在Quartus II软件v15.0中,您会看到该模块的受限fMAX为298.51 MHz。

解决/修复方法

计划在Quartus II软件的未来版本中修复此问题。

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